设计技术问答系列专题之七：PLL合成器与传统晶振模块的比较优势及高性能PLL的发展趋势

A1：周期均方根抖动与周期峰-峰值抖动有什么关系?

Q1：周期均方根抖动是一个量度周期的平均值，周期峰-峰值是最大的峰值的状态，如果抖动在一定的频域分布、例如 Gaussian Distribution下，我们可以用一定的方程式计算出来。可以参考一般的书本。

A2：在频域相噪图中，什么是噪音平台?

Q2：那是每个产品可以达到的最底底线，通常是在频域的高频点。

A3：PLL合成器目前应用情况如何?

Q3：应用很广，从一般消费性产品到工业用的产品，也有机会用上。

A4：PLL合成器的电磁兼容如何？

Q4：PLL要求严格控制EMC/EMI干扰，对于电源要求稳定，比如可加电感电容滤波，另外信号线尽量不要靠近PLL。

A5：PLL合成器的长时间可靠性怎样？

Q5：PLL 的可靠性比晶体/晶振高，这是PLL技术的优势之一。

A6：请问PLL合成器在EMC设计上要注意事那些事项？

Q6：PLL要求严格控制EMC/EMI干扰，对于电源要求稳定，比如可加电感电容滤波，另外信号线尽量不要靠近PLL。

A7：高频晶振容易损坏，高频晶振本身也会想办法解决？PLL不会有这方面的隐患吗？

Q7：PLL的优势就是替代容易损坏的高频晶振。目前来讲PLL优势比较明显。另外PLL的可靠性不随频率变化，所以其可靠性是IC的可靠性。

A8：PLL合成器主要应用在那些场合？

Q8：1、需要灵活编程输出，需要Enable控制；2、多路输出，多种电平输出；3、高精度要求，高 Jitter要求，高可靠性；4、替代昂贵的高频晶振。

A9：PLL锁相环对电源有何要求？是否需要独立的地？

Q9：PLL要求严格控制EMC/EMI干扰，对于电源要求稳定，比如可加电感电容滤波，另外信号线尽量不要靠近PLL。需要独立的地。

A10：PLL合成器的精度多少？

Q10：一般来讲精度有两种概念：PPM， Jitter/ 相位噪声。1、PPM：如果输入输出是准确的M, N编程所得，PLL的PPM是与输入信号的PPM完全一样，没有任何改变；2、Jitter/ 相位噪声：普通应用的PLL会增加Jitter/ 相位噪声，但是我们有高精度的PLL，可以降低Jitter/ 相位噪声，如Jitter Cleaner：NB7N63,NB7N60。

A11：对频率控制上面，使用fsel引脚调节输出频率，会不会引入噪声干扰？

Q11：不会，实际上sel相当于开关，拉高或者拉低电平不会引入干扰。

A12：PLL的EMC如何，如果使用在频率环境复杂，甚至是功率元件周围，会不会影响频率精准度？EMI又如何，会不会影响其它的频率器件的精准度？

Q12：首先电源和地必须稳定，另外要防止附近功率器件的干扰。另外作为时钟源，对附近时钟的干扰相信也是有的。所以需要注意。

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A13：如何控制JITTER？

Q13：PLL的Jitter是通过控制LP的带宽实现的，也与VCO的质量有关.在一个系统中控制Jitter需要控制每个匹配，控制每一时钟树器件的jitter。

A14：哪些领域用的最多？

Q14：PLL的主要应用是在时钟频率产生、频率清除、可编程时钟、基于PLL的晶体振荡器和零延迟缓冲器等。

A15：请问通过锁相环提供多个时钟频率时的精度有保证吗，其在带来低成本优势的同时，和采用多个晶振的方式相比较是否也有其不利的一面？

Q15：精度主要取决于晶振，每一个晶振会包含一个晶体，PLL锁相环对精度没有影响。如果要精度比较高的输出端，用一个比较好的晶体就可以，比如50个PPM的精度用一个50PPm的晶体就可以，现在有20和50两种，如果您要求是20个PPM，我们就会放一个20PPM的晶体，就可以达到精度，好处是它是比较低平的晶体，厚度比较高，所以比薄的晶体好，最重要的是要清楚每个器件部分的噪音是怎么产生的，安森美半导体在这方面有很好的经，在整个过程中，是用差分控制的。

A16：PLL能节约空间并降低成本吗？

Q16：是的，多PLL集成了工作在不同频率的多个晶体振荡器，能够节省板空间，并降低成本，这样单个器件就能满足系统全部的时钟频率要求，因此代替了许多晶体振荡器，节省了板空间，降低了成本。

A17：晶振的jitter和上、下降时间如果比较大，是否可以通过PLL合成器来获得改善？另外PLL合成器的参数如：jitter等是否比晶振要好？

Q17：晶振的jitter如果上、下降时间比较大，是可以通过PLL合成器来改善的，安森美半导体有专门的器件是可以改善，同时不是所有的PLL都可以降低jitter，市场上一些性能比较差的PLL可能会增加jitter，上升下降沿不用PLL也行，用一个简单的buffer就可以改善的，安森美半导体的buffer器件的上升沿下降沿可以小到50个皮秒，所以用Buffer器件就可以改善。最后的问题，jitter是否比晶振好？不能一概而论，PLL技术出现的早，它一直追求的是高晶振的目标，但是一直未能达到jitters的价格和指标，安森美半导体现在可以达到并且超过晶体振荡器的指标。

A18：PLL精度最大能达到多少？

Q18：精度有精准度PPM和JET，PPM和选择的参考的振荡器是有关系的，PLL对PPM是没有任何影响，如果选择低平的晶体振荡器，输入一定要低于低平的振荡器，如果振荡器是10个PPM，经过PLL合成之后，它也是10个PPM，另外一个精度是JET，JET可以达到小于1个皮秒，在非此JET上面可以达到0.05个皮秒。

A19：是否有些领域用晶体振荡器产生时钟是不可替代的，也就是说是否PLL合成器时钟可以用于任何需要时钟的领域？

Q19：统的晶体振荡器的相噪是非常低，安森美半导体是在600兆以下的可以达到或者超过晶体振荡器，对于大于一个G的更大频率，目前来说，PLL是不能替代传统的晶体振荡器的，1个G以下的是可以替代的。所以PLL是不能替代任何领域的振荡器。

A20：PLL可以做到多少个ppm？如果一块电路中单个PLL可以最多节省几个晶体？

Q20：PPM跟用哪一个晶体有关系的，如果用20就是20，PLL不会影响到PPM，如果有10个PPM的晶体源，那么输出是10个PPM，最多同一个封装可以产生4路PLL，很多对手是不能达到这个水平的。就是多路放在一起，每一路可能会影响到下一路，安森美半导体的产品是有一定的优势的，在这个领域做得是最好的。几个参考的指标最大可以达到2.5个G。每一路都达到很高的。抖动的影响小于0.01个皮秒。是这个行业最好的水平。所以PLL是完全可以达到4路的，封装可以达到52P，最大是一颗多路的PLL可以产生17个单端的信号。

来源: http://www.chinawebinar.com/STATICS/SITE/1H2008/ONSemiconductor20080117.HTM

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